Latch SET- RESET elementar (Latch RS asincron) Fiind realizat numai din doua porti, doua NAND-uri sau doua NOR-uri, asa dupa cum se arata si in fig.1, latch-ul RS asincron este cea mai simpla structura de memorare cu acces prin nivel. Din analiza structurilor prezentate in fig. 1 se observa ca intrarile de SET si RESET pot fi sensibile, cu alte cuvinte pot fi activate, atat pe nivel logic 0 - cazul structurii cu NAND, cat si pe nivel logic 1 - cazul structurii cu NOR. - Cand este activata numai intrarea de SET, se executa functia de pozitionare (setare), adica, in celula de memorare se inscrie valoarea logica 1 (Q=1 si F=0) - Cand este activata numai intrarea de RESET, se executa functia de stergere (resetare), altfel spus, in celula de memorare se inscrie valoarea logica 0 (Q=0 si F=1) - Cand ambele intrari sunt inactive se executa functia de memorare, caz in care informatia existenta in celula nu se modifica - Cand ambele intrari sunt inactive circuitul are un comportament nedorit trecand intr-o stare in care, pentru prima data iesirile sunt necomplementare (Q=1, F=1). Uneori, se afirma ca starea in care ambele intrari sunt active este interzisa deoarece provoaca hazard. In realitate, hazardul nu este provocat de starea in sine - dovada fiind faptul ca iesirile sunt cunoscute, ci de iesirea simultana a intrarilor din aceasta stare in cea de memorare. Starea intermediara este responsabila de evolutia viitoare a circuitului dar, din nefericire aceasta nu poate fi indicata cu precizie. Asadar, trecerea semnalelor de comanda din starea in care ambele sunt active, in starea in care ambele sunt inactive, va conduce circuitul intr-o stare complet neprecizabila. Latch SET- RESET sincron/cu ceas (Latch RS sincron) Aceasta structura prezinta, in plus fata de cea anterioara, doua porti plasate pe intrarile de SET si de RESET, porti ce sunt "deschise" sau "blocate" de catre semnalul aplicat pe intrarea CK, denumita intare de ceas (CK). In functie de schema logica adoptata, intrarea CK poate fi sensibila (activata) pe nivel logic 0 sau pe nivel logic 1. O schema de latch sincron cu intrarea de ceas activa pe 1 logic este cea din fig.2. Pentru intervalul de timp in care CK=1, portile P1 si P2 se afla in stare "deschisa", situatie ce permite accesul semnalelor de pe intrarile R si S spre latch-ul elementar. In contextul de fata, din punct de vedere functional, comportamentul latch-ului sincron este identic cu cel elementar. Pentru intervalul de timp in care CK=0, iesirile portilor P1 si P2 sunt fortate in 1 logic, indiferent de starea logica a celorlalte intrari (porti "blocate"), ceea ce inseamna ca latch-ul elementar primeste comanda de memorare. Informatia memorata pe durata de timp in care CK=1 este ultima stare logica dictata de intrarile S si R din vremea cand CK=0. Pe durata activa a semnalului de ceas, latch-ul sincron prezina toate deficientele prezentate pentru structura elementara. Pentru situatia in care nivelul activ al semnalului de ceas este de scurta durata, iar semnalele de intrare de pe S si R nu se modifica pe durata acestui nivel, putem afirma ca: intrarea CK joaca rol de intrare activa, iar intrarile S si R sunt intrari pasive. Numai in acest caz apare o separare functionala a intrarilor.
https://www.electricaltechnology.org/2018/06/digital-latches.html https://vlsiuniverse.blogspot.com/2016/11/latch-applications.html https://wiki.dcae.pub.ro/images/e/ee/Suport_curs_cid.pdf https://www.creeaza.com/tehnologie/electronica-electricitate/STUDIUL-ELEMENTELOR-DE-MEMORAR542.php https://fdocuments.in/document/aplicatii-lach-adresabil.html
După plată vei primi prin email un cod de download pentru a descărca gratis oricare alt referat de pe site (vezi detalii).
